蜂窩電話(huà)和數(shù)碼相機(jī)的迅速普及以及它們對(duì)小型半導(dǎo)體封裝尺寸的要求使得系統(tǒng)級(jí)封裝(SiP)解決方案變得越來(lái)越流行。但SiP的優(yōu)勢(shì)不僅僅在尺寸方面。因?yàn)槊總�(gè)功能芯片都可以單獨(dú)開(kāi)發(fā)，而系統(tǒng)級(jí)芯片(SoC)必須作為大型的單芯片設(shè)計(jì)來(lái)開(kāi)發(fā)，因此SiP具有比SoC更快的開(kāi)發(fā)速度和更低的開(kāi)發(fā)成本。

早在2001年，SiP解決方案就建立在了功能芯片的基礎(chǔ)上，這些功能芯片針對(duì)單芯片封裝經(jīng)過(guò)驗(yàn)證、設(shè)計(jì)和嘗試。但由于這些功能芯片原本是為芯片級(jí)封裝而設(shè)計(jì)，這樣的解決方案在SiP開(kāi)發(fā)中會(huì)產(chǎn)生嚴(yán)重的問(wèn)題。因?yàn)楫?dāng)兩個(gè)芯片進(jìn)行堆疊時(shí)，它們的焊點(diǎn)經(jīng)常無(wú)法對(duì)齊。有時(shí)對(duì)應(yīng)的焊點(diǎn)會(huì)位于這兩個(gè)芯片相對(duì)的兩側(cè)，此時(shí)需要通過(guò)插入器進(jìn)行信號(hào)布線(xiàn)。

通過(guò)多層封裝插入器完成的信號(hào)連接有很大的缺陷。由于走線(xiàn)長(zhǎng)度的增加，信號(hào)完整性會(huì)降低。另外，封裝插入器的成本也很高。為了克服這些缺點(diǎn)，設(shè)計(jì)工程師開(kāi)發(fā)出了焊點(diǎn)位置適合更短走線(xiàn)連接的SiP芯片。例如，存儲(chǔ)器接口焊點(diǎn)放在邏輯芯片的上側(cè)和下側(cè)，連接到外部引腳的信號(hào)焊點(diǎn)放在左右兩側(cè)。如果存儲(chǔ)器芯片是長(zhǎng)方形的，可以將焊點(diǎn)移到長(zhǎng)度較短的兩條邊上。然后就可以沿一個(gè)方向?qū)⑦壿嬓酒�和存�?chǔ)器芯片堆疊起來(lái)，將存儲(chǔ)器芯片的短邊連接到具有存儲(chǔ)器接口焊點(diǎn)的邏輯芯片的上下兩側(cè)。

另外，當(dāng)需要整合用不同晶圓工藝和不同代的加工工藝生產(chǎn)出來(lái)的芯片時(shí)，廣泛使用相鄰S(chǎng)iP封裝技術(shù)。例如，在汽車(chē)應(yīng)用中的相鄰S(chǎng)iP就可能包含了采用邏輯晶圓制造工藝生產(chǎn)的信號(hào)處理器和采用模擬晶圓制造工藝生產(chǎn)的實(shí)際驅(qū)動(dòng)器芯片。在這種情況下，可以用新一代晶圓工藝改善信號(hào)處理器的性能和成本，而驅(qū)動(dòng)器芯片仍保持使用穩(wěn)定的晶圓工藝，因?yàn)樗�需要長(zhǎng)期工作在12V電壓下。由于新一代工藝不能處理更高的電壓，這時(shí)SiP就成了這種芯片組合的最佳候選方法。

同時(shí)提供模擬和數(shù)字功能的封裝解決方案還會(huì)引起另外一個(gè)問(wèn)題。如果模擬芯片包含信號(hào)輸入接收器或輸出驅(qū)動(dòng)器功能，那么信號(hào)、幅度和極性首先要受數(shù)字芯片控制，然后通過(guò)模擬芯片。這種組合通常是一種串行連接，通常模擬芯片尺寸要小于數(shù)字芯片。如果這些整合使用堆疊式芯片結(jié)構(gòu)，那么模擬芯片應(yīng)放在數(shù)字芯片上面。

信號(hào)會(huì)從數(shù)字芯片焊點(diǎn)出來(lái)，通過(guò)與封裝插入器相連接的信號(hào)線(xiàn)經(jīng)過(guò)模擬芯片，這樣信號(hào)就可以在模擬和數(shù)字芯片間傳輸。此時(shí)相鄰S(chǎng)iP是更好的選擇。

芯片疊加技術(shù)

相鄰S(chǎng)iP解決方案看起來(lái)很象以前的微型多芯片模塊，但原始單芯片性能的提高要求增加子芯片。SiP中芯片堆疊的想法最初來(lái)自于縮小整體封裝尺寸的要求�？梢詫�數(shù)碼相機(jī)當(dāng)作近來(lái)同時(shí)要求高性能和小尺寸的典型應(yīng)用例子。目前流行的數(shù)碼相機(jī)通常具有500萬(wàn)像素傳感器，但幾年前典型的傳感器只有100萬(wàn)像素，也即這幾年來(lái)要求的性能提高了五倍，同時(shí)要求降低所需功耗，確保目前數(shù)字相機(jī)有更長(zhǎng)的電池壽命。為了滿(mǎn)足這些看似矛盾的要求，許多公司開(kāi)發(fā)出了芯片疊加(CoC)技術(shù)。采用這種技術(shù)后，在邏輯和存儲(chǔ)器芯片之間不再采用金線(xiàn)連接，而是采用凸塊連接方式。

由于邏輯芯片和存儲(chǔ)器之間沒(méi)有金線(xiàn)連接，因此信號(hào)數(shù)據(jù)傳輸速度能夠變得更快。CoC方法也能降低功耗，并具有專(zhuān)用I/O緩沖。一般的雙倍數(shù)據(jù)速率存儲(chǔ)器總線(xiàn)上每個(gè)信號(hào)管腳焊點(diǎn)要求2.5V信號(hào)擺幅、50mA最大電流和125mW最大功率。當(dāng)使用專(zhuān)用I/O緩沖時(shí)，與傳統(tǒng)130nm供電電壓相同的1.2V信號(hào)擺幅將成為合適的選擇。

由于I/O緩沖負(fù)載只是點(diǎn)到點(diǎn)連接，因此可能只使用十分之一的電流。最終，工作頻率可以提高五倍，電壓降低一半，電流降到十分之一，功耗只有四分之一。另外一個(gè)額外好處是芯片尺寸將變得更小。

隨著用于邏輯芯片的新一代晶圓工藝的發(fā)展以及對(duì)更多存儲(chǔ)容量需求的增長(zhǎng)，存儲(chǔ)器芯片尺寸看起來(lái)將超過(guò)邏輯芯片尺寸。這意味著將沒(méi)有裸露的焊點(diǎn)區(qū)域可以用來(lái)建立外部管腳用的連接。超先進(jìn)電子技術(shù)協(xié)會(huì)(ASAET)定義的三維通孔堆疊結(jié)構(gòu)可以解決這個(gè)問(wèn)題。由于采用這種技術(shù)后會(huì)使邏輯芯片和堆疊存儲(chǔ)器芯片在三維通孔基底中建立很短的連接路徑，因此即使小型邏輯芯片也能夠在不降低信號(hào)完整性的前提下處理很大的存儲(chǔ)容量。

這一領(lǐng)域的開(kāi)發(fā)工作才剛剛展開(kāi)，新方法和新技術(shù)層出不窮。例如，設(shè)計(jì)師可以選擇與存儲(chǔ)器芯片一樣大小的邏輯芯片，并使用三維通孔基底將它與存儲(chǔ)器芯片堆疊在一起。通過(guò)這樣重復(fù)邏輯芯片和堆疊存儲(chǔ)器芯片結(jié)構(gòu)，設(shè)計(jì)師最終可以創(chuàng)建一個(gè)具有"巨大存儲(chǔ)容量"的SiP。

SiP解決方案有多種形式，包括旨在縮小外形尺寸的堆疊式芯片結(jié)構(gòu)，適合I/O端接功能芯片的相鄰解決方案，適合低功耗高頻率工作的CoC以及用于大容量存儲(chǔ)器的三維通孔堆疊式結(jié)構(gòu)。

過(guò)去，SiP的主要優(yōu)勢(shì)在于很短的開(kāi)發(fā)交付時(shí)間，但最近的可行性研究表明，SiP還能提供與SoC相似的性能。另外，SiP允許不同晶圓工藝的芯片存在于同一解決方案中，因此使得SiP不僅只是一種封裝，而且是一個(gè)真正的系統(tǒng)。

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